Une union sacrée pour graver les transistors autour 10 nm
Si les technologies de gravure des transistors autour des 20 nm sont maintenant acquises, il en va tout autrement pour les défis qu'il reste à relever pour arriver à s'approcher des 10 nm. Cette barrière fait peur à tous ceux dont l'avenir dépend de la gravure de puces et qui pourraient venir s'y fracasser sans avoir encore aucun moyen de la contourner et donc de stagner, un drame dans une société basée sur la consommation elle même liée à une augmentation des performances.
Intel, Toshiba et Samsung, trois poids lourds dans le domaine de l'électronique ont annoncé avoir créé un consortium sous l'égide du ministère japonais de l'industrie et du commerce et dont le but est de mettre en commun leur savoir-faire afin de faciliter le passage de cette barrière.
Ils ont convié les autres acteurs de ce marché à se joindre à leurs efforts pour y arriver.
Le but est de lever les barrières techniques à l'élaboration de cette gravure dans laquelle les portes et conduits à électrons ne feront que quelques atomes d'épaisseur. Le projet est ambitieux puisqu'il vise comme date butoir 2016.